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【2h】

A 3.0 gb/s throughput hardware-efficient decoder for cyclically-coupled QC-LDPC codes

机译：3.0 gb / s吞吐量的硬件高效解码器，用于循环耦合的QC-LDPC码

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Department of Electronic and Information Engineering

机译：电子信息工程系

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作者
Lu, Q; Fan, JF; Sham, CW; Tam, WM; Lau, FCM;
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作者单位

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年度 2016
总页数
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1. 基于原型图循环提升的高效QC-LDPC码构造和编码 [J] . 梁原, 张树林, 顾品标, 东南大学学报（英文版） . 2015,第001期
2. A 3.0 Gb/s Throughput Hardware-Efficient Decoder for Cyclically-Coupled QC-LDPC Codes [J] . Lu Qing, Fan Jianfeng, Sham Chiu-Wing, Circuits and Systems I: Regular Papers, IEEE Transactions on . 2016,第1期

机译：用于循环耦合QC-LDPC码的3.0 Gb / s吞吐量的硬件高效解码器
3. A 2.0 Gb/s Throughput Decoder for QC-LDPC Convolutional Codes [J] . Sham C.-W., Chen X., Lau F.C.M., Circuits and Systems I: Regular Papers, IEEE Transactions on . 2013,第7期

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4. Scheduling parity checks for increased throughput in early-termination, layered decoding of QC-LDPC codes on a stream processor [J] . JaWone A Kennedy, Daniel L Noneaker Eurasip Journal on Wireless Communications and Networking . 2012,第1期

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5. Hardware-efficient architecture for high throughput Turbo decoder [C] . Jienan Chen, Jianhao Hu 2010 International Conference on Computer Application and System Modeling . 2010

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机译：适用于5G无线的高吞吐量FPGA QC-1DPC解码器架构。
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机译：分层最小和迭代构建的一个区域高效和高吞吐量的后验概率LDPC解码器
8. A 2.0 Gb/s throughput decoder for QC-LDPC convolutional codes [O] . Sham, CW, Chen, X, Lau, FCM, 2013

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A 3.0 gb/s throughput hardware-efficient decoder for cyclically-coupled QC-LDPC codes

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